Từ cổng logic đến RTL: Tư duy mô tả phần cứng

Mở đầu: Khi lập trình viên lần đầu mở file Verilog

Bạn vừa hoàn thành Series 10 — hiểu rõ cổng logic, D Flip-Flop, và cách ghép chúng thành mạch tuần tự trên breadboard hoặc mô phỏng. Giờ bạn mở file .v đầu tiên, thấy cú pháp gần giống C, và theo phản xạ tự nhiên bắt đầu đọc nó từ trên xuống dưới, tưởng tượng dòng lệnh này chạy xong mới đến dòng kế tiếp. Vài dòng sau bạn bối rối: tại sao thứ tự viết assign không ảnh hưởng tới kết quả? Tại sao 2 khối always "không hề gọi lẫn nhau" mà vẫn đồng bộ tăm tắp? Đây chính xác là điểm rẽ nhánh giữa tư duy phần mềm và tư duy phần cứng — và là lý do hầu hết lập trình viên viết đúng cú pháp Verilog nhưng tạo ra mạch hoạt động sai hoàn toàn trong tuần đầu tiên học HDL.

Bài này giải quyết đúng điểm rẽ nhánh đó trước khi bạn viết một dòng SystemVerilog thực chiến nào. Bạn sẽ thấy 4 mức trừu tượng mà một con chip được xây từ đó, vì sao HDL mô tả phần cứng song song chứ không thực thi tuần tự, toàn cảnh quy trình biến 1 file text thành 1 con chip thật (RTL → GDSII), và bức tranh các ngôn ngữ HDL đang được dùng trong công nghiệp. Cuối bài, một sân chơi tương tác sẽ để chính bạn chứng minh điều quan trọng nhất: cùng một mạch, viết 3 kiểu code hoàn toàn khác nhau, vẫn ra đúng 1 phần cứng giống hệt.

1. Bốn mức trừu tượng thiết kế vi mạch

Khi thiết kế một vi mạch, kỹ sư không viết code từng transistor. Thay vào đó, họ làm việc ở các mức trừu tượng khác nhau, từ cơ bản nhất (transistor cứng) đến cao nhất (mô tả hành vi toán học):

Các mức này được gọi là "hierarchical design" — mỗi mức phục vụ một mục đích:

• Transistor: Tối ưu hóa tiêu thụ điện, tốc độ, diện tích ở mức chi tiết nhất (công việc của layout designer).
• Gate: Kiến trúc cơ bản của các module (công việc của digital designer).
• RTL: Thiết kế chính (công việc của RTL designer) — phần bạn sẽ học ở series này.
• Behavioral: Kiểm chứng (verification) và mô hình hoá hệ thống (system modeling).

2. HDL khác lập trình thế nào?

Đây là hiểu nhầm số 1 của lập trình viên khi chuyển sang HDL: "Ồ, Verilog là ngôn ngữ lập trình, tôi viết code như C, chạy từ trên xuống dưới". Sai!

int x = 5;
x = x + 10;  // Thực thi từng dòng, x lúc này = 15
printf("%d", x);

assign y = a + b;  // Đây KHÔNG phải "câu lệnh" tuần tự
always_comb z = x & y;  // Cả hai lệnh chạy ĐỒNG THỜI, không theo thứ tự

Sự khác biệt cốt lõi:

• Lập trình: "Làm cái này rồi làm cái kia" (tuần tự, serial)
• HDL: "Tất cả cái này chạy cùng lúc, kết nối với nhau" (song song, parallel)

Hãy nghĩ về nó theo cách vật lý hơn là cú pháp: mỗi cổng logic trong 1 con chip là 1 miếng silicon thật, luôn ở trạng thái "sẵn sàng" — chỉ cần điện áp đầu vào đổi, đầu ra của nó đổi theo gần như tức thời (vài phần nghìn tỷ giây), bất kể bạn viết dòng assign đó ở trên hay dưới file. Không hề có "con trỏ chương trình" nào chạy qua từng dòng như CPU thực thi lệnh — toàn bộ mạch tồn tại và hoạt động cùng một lúc, giống hàng nghìn công tắc đèn được nối dây sẵn, tất cả cùng phản ứng ngay khi bạn bật nguồn. Đây cũng là lý do một lỗi tư duy tuần tự (vd viết vòng lặp for mong đợi nó "chạy qua nhiều chu kỳ" bên trong 1 khối tổ hợp) không chỉ cho ra kết quả sai — nó có thể khiến trình tổng hợp từ chối tổng hợp hoặc tạo ra hàng nghìn cổng logic lặp lại một cách vô nghĩa.

3. Design Flow: RTL → GDSII

Khi bạn viết code RTL, nó không phải là "chương trình chạy trên máy tính". Nó là bản thiết kế mà công cụ EDA (Electronic Design Automation) sẽ chuyển đổi thành sơ đồ mạch thực tế (bản vẽ chip).

Toàn bộ quy trình được gọi là Design Flow:

1. RTL Code: Viết Verilog/SystemVerilog/VHDL mô tả phần cứng ở mức RTL.
2. Simulation: Dùng simulator (Modelsim, VCS) kiểm chứng logic hoạt động đúng (testbench).
3. Synthesis: Tool (Yosys, Design Compiler) chuyển RTL → netlist cổng logic (gate-level netlist).
4. Place & Route: Tool (Cadence Innovus, nextpnr) đặt cổng trên die và dây nối tối ưu → layout.
5. DRC/LVS: Kiểm tra thiết kế vật lý tuân thủ quy tắc (Design Rule Check, Layout vs Schematic).
6. GDS II Generation: Tạo file bản vẽ cuối cùng (GDSII) gửi tới nhà máy (fab) để in chip.

4. Verilog vs SystemVerilog vs VHDL vs Chisel vs HLS

Có nhiều ngôn ngữ HDL khác nhau. Series này chọn SystemVerilog vì sao?

Series này dạy SystemVerilog vì:

• ✅ Chuẩn công nghiệp ASIC/FPGA hiện tại
• ✅ Cú pháp gần C → dễ tiếp cận lập trình viên
• ✅ Mạnh verification (SVA, constrained-random)
• ✅ Mỗi bài sẽ note cú pháp Verilog cũ tương đương → đọc được code legacy

5. Sân chơi tương tác: Mux 2-1 viết 3 kiểu — Tour RTL Playground

Cùng một mạch logic đơn giản (Mux 2-1: chọn a hoặc b tùy theo tín hiệu chọn s) có thể viết bằng 3 kiểu RTL khác nhau. Đây chính là bằng chứng trực tiếp cho luận điểm ở Mục 2: code RTL là bản thiết kế phần cứng, không phải chương trình — dù bạn diễn đạt logic theo cách nào, sau khi synthesis nó luôn ra đúng cùng một netlist cổng logic. Bấm nút bên dưới để tự kiểm chứng, đây chính là bản thu gọn của RTL Playground mà các bài sau sẽ dùng lại.

module mux2_1_structural (
  input a, b, s,
  output y
);
  wire not_s, and_a, and_b;

  not NOT_GATE (not_s, s);
  and AND_A (and_a, a, not_s);
  and AND_B (and_b, b, s);
  or OR_GATE (y, and_a, and_b);
endmodule

module mux2_1_dataflow (
  input a, b, s,
  output y
);
  assign y = (a & ~s) | (b & s);
endmodule

module mux2_1_behavioral (
  input a, b, s,
  output reg y
);
  always @(a, b, s) begin
    if (s == 0)
      y = a;
    else
      y = b;
  end
endmodule

Trắc nghiệm ôn tập

Tóm lược

Bài này giới thiệu tư duy chuyển đổi từ cổng logic sang RTL:

• ✅ HDL là mô tả phần cứng song song, không phải lập trình tuần tự.
• ✅ Design flow: RTL → Simulation → Synthesis → P&R → GDSII (chúng ta tập trung RTL đến Synthesis).
• ✅ SystemVerilog là chuẩn công nghiệp hiện tại.
• ✅ Cùng một mạch có thể viết 3 kiểu (structural, dataflow, behavioral), synthesis ra netlist giống nhau.

Bài tiếp theo sẽ bắt đầu viết code SystemVerilog tổ hợp (combinational) thực tế trên RTL Playground — một trình mô phỏng tương tác giúp bạn thấy code → netlist → waveform theo thời gian thực.